Discussion :

[ahmednaess]

Bonjour à tous,
je voudrais savoir si on peut déclarer un tableau en entrée d'une entity en VHDL.
Merci d'avance

[mith06]

Je pense que c'est possible.
Mais je ne l'ai jamais vu.

[titiri]

Bonsoir,

C'est tout à fait possible. D'ailleurs le type std_logic_vector est un tableau de std_logic.
Pour que ce tableau soit utilisable dans la déclaration d'une entité, il faut que ce type soit déclaré dans un package, lui-même appelé dans la partie libraries située juste avant l'entité. Donc

1. dans "pkg_toto.vhd", on déclare "type MonTypeTableau is array(natural range <>) of MonTypeDeBase;"
2. dans "MonEntity.vhd", on déclare ce package : "library work;" puis "use work.pkg_toto.all;"
3. puis "entity MonEntity is port (MonTableau : in MonTypeTableau(2 downto 0);"

Correction importante en point #2 (.vhd -> .all)

[ahmednaess]

Bonjour et merci de vos réponses
En fait j'ai dut apporté des modifications à mes codes suites à différentes contraintes,
ce que je voudrais maintenant c'est pouvoir mettre mes différentes entrées dans un tableau de cette façon mais ça ne marche pas

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
entity Parite_diag is
 
generic(n : integer := 15);
port(    load1_D : IN std_logic;
			load2_D : IN std_logic;
			reset_counter_out : IN  std_logic_vector(15 downto 0);
         adress_counter_out : IN  std_logic_vector(15 downto 0);
         read_sequence_out : IN  std_logic_vector(15 downto 0);
         RN_16_out : IN  std_logic_vector(15 downto 0);
         Handle_out : IN  std_logic_vector(15 downto 0);
			parité_D : out std_logic_vector (1 to (2*n)));
end Parite_diag;
 
architecture Behavioral of Parite_diag is
type tableau is array (0 to n,0 to n) of std_logic_vector; 
signal	t : tableau(1 to n,1 to n) := (reset_counter_out, adress_counter_out, read_sequence_out, RN_16_out,Handle_out);
signal p1 : std_logic_vector(1 to n);
signal p2 : std_logic_vector(1 to n);

Merci encore de votre aide