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VHDL Discussion :

VHDL Et la fonction mémoire


Sujet :

VHDL

  1. #1
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    Par défaut VHDL Et la fonction mémoire
    Bonjour à tous,

    je suis entrain de faire un programme pour la gestion d'un ascensseur, j'ai besoin de programmé ne fonction mémoire qui enregistre l'étage de l'ascensseur et qui met cette valeur en entré à mon avis ça sera avec des bascules D mais je sais pas comment procédé comme je connais pas le language quelqu'un pourrai m'aider

    Merci à vous d'avance

    a bientot

  2. #2
    Membre expérimenté

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    Par défaut
    En effet, tu peux faire comme ca. Une bascule est une mémoire.

    Code : Sélectionner tout - Visualiser dans une fenêtre à part
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    library IEEE;
        use IEEE.std_logic_1164.all;
        use IEEE.numeric_std.all;
        use IEEE.std_logic_unsigned.all;
     
    entity REGISTRE is
        generic
        (
            DATA_WIDTH  : natural range 1 to 64 := 18
        );
        port
        (
            RST     : in std_logic;
            CLK     : in std_logic;
            --  
            ND      : in std_logic;                                 --NEW DATA
            DIN     : in std_logic_vector(DATA_WIDTH-1 downto 0);   --DATA INPUT
            --  
            DOUT    : out std_logic_vector(DATA_WIDTH-1 downto 0)   --DATA OUTPUT
        );
    end entity REGISTRE;
     
    architecture RTL of REGISTRE is
     
        signal  reg : std_logic_vector(DATA_WIDTH-1 downto 0);
     
    begin
     
        main_prcs : process(RST,CLK)
        begin
            if(RST = '1')then
                reg <= (others => '0');
            elsif(rising_edge(CLK))then
                CE:if(ND = '1')then --Clock Enable
                    reg <= DIN;
                end if CE;
            end if;
        end process main_prcs;
        --WIRE
        DOUT    <= reg;
    end architecture RTL;
    Ici reg sera synthétisé a l'aide de bascules. Reg conserve sa valeur si ND est à '0'. C'est une mémoire.

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