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VHDL Discussion :

modulo non synthétisable par xilinx ise


Sujet :

VHDL

  1. #1
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    Par défaut modulo non synthétisable par xilinx ise
    Bonsoir à tous !

    Au niveau synthèse j'obtiens l'erreur suivante :
    Xst:1775 - Unsupported modulo value 3 found in expression at line 39. The modulo should be a power of 2.
    Est ce qu'il y a quelqu'un qui peut m'aider? Je vous remercie beaucoup

    Cordialement

  2. #2
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    Par défaut
    Le modulo par N est le reste de la division d'un entier par N.
    Il faut donc faire une division pour faire un Modulo.

    La division est un opérateur très compliqué à mettre en œuvre. Essai de te représenter le circuit nécessaire (porte logiques + bascules) pour implémenter la division de deux entier...Typiquement ISE n'arrive pas à le faire...

    Par contre la vision par 2^N est un simple décalage vers la droite de N bits => modulo 2^N est un simple masque sur les N bits de poids faible.Très simple, donc ISE sait comment faire.

  3. #3
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    Par défaut
    oui oui merci bien, je suis en train de programmer mon modulo de 3.
    voici mon code :
    Code : Sélectionner tout - Visualiser dans une fenêtre à part
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    entity E_mod is
          Port ( data_in : inout integer;
         resultat : inout boolean
         );
    end E_mod;
     
    architecture codMod of E_mod is
     
    begin
         process
        variable val : boolean := false;
     
        while (val = false) loop
           if ((data_in - 3) = 0) then
              val := true; ---exit;
           else
              data_in:=data_in-3;
           end if;
        end loop;
          resultat := val;
        end process;
    end codMod;
    mais y a une erreur :
    near "while": syntax error (line 18)
    S'il vous plait, pouvez vous m'aider ?

  4. #4
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    Par défaut
    Code : Sélectionner tout - Visualiser dans une fenêtre à part
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    begin
         process
         variable val : boolean := false;
         begin
        while (val = false) loop
           if ((data_in - 3) = 0) then
              val := true; ---exit;
           else
              data_in:=data_in-3;
           end if;
        end loop;
          resultat := val;
        end process;
    end codMod;
    Ton code n'en reste pas moins non synthétisable.

    En VHDL tu conçoit un circuit électronique numérique avec des portes logiques et des bascules (99.99% avec une horloge), pas un programme informatique.

  5. #5
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    Par défaut
    oui oui merci bien !
    Je sais bien c'est juste un test d'un bout de code que je vais l'integrer dans un plus grand code avec das bascules et clock et tout.
    Merci encore pour votre gentillesse ^^

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