Bonsoir,

Je suis débutante en VHDL ! Mon souci c'est d'extraire dans une Std_logic 3 bits : 1 valeur selon le front du clock dans une seule periode clock.
Est ce qu'on peut considerer que la periode clock contient 3 valeur clock
=> 1 ère periode : clock prend les valeurs 1 puis 0 puis 1
=> 2 ème periode : clock prend les valeurs 0 puis 1 puis 0
ainsi de suite...
si oui comment puis-je différencier le 1er front montant du 2ème ?

Merci bien d'avance