Discussion :

[hermi-chan]

Bonjour à tous!
J'ai un code en VHDL pour afficher une image, et je voudrais mettre ce code sur une Basys.
Mais j'ai un problème : tout va bien jusqu'à ce que je définisse les entrées/sorties ; mais une fois que j'ai rajouté celles-ci (en particulier la sortie VERT), et que je mets "Generate Programming file", j'ai une erreur :

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB

Et ça me met une croix rouge à côté de Implement Design et Map.
Est-ce que quelqu'un aurait une idée de ce que j'ai mal fait?
Merci beaucoup!!!!
Juliette

[mith06]

Bonjour,

Qu'est ce que tu appelle " la sortie VERT"?

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

Est-ce que quelqu'un aurait une idée de ce que j'ai mal fait?

Il y a un truc que l'outil Xilinx ne comprends pas en se qui concerne les i/o de ton design.

ISE utilise un fichier .ucf ( Universal Constraint File) pour savoir comment/où attribuer les i/o de ton design.

Regarde ce qu'il y a dedans.