Discussion :

[thenemesys]

Bonjour,

Je suis en train d'apprendre le VHDL et je fais face à un problème que je ne comprend pas.

Le code est le suivant :

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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architecture Behavioral of reset_process is
 
	 component pulse_after
    Port ( rst : in  STD_LOGIC;
	    clk : in STD_LOGIC;
           launch : in  STD_LOGIC;
           nb_period : in  integer;
	   pulse_size : in integer;
           s_out : out  STD_LOGIC
			 );
	 end component;
 
	signal EN : STD_LOGIC := '0';
 
	signal test: STD_LOGIC_VECTOR(7 downto 0) := "00000000";
	signal launch_timer : STD_LOGIC_VECTOR(7 downto 0) := "00000001";
begin
	timer0 : pulse_after 
		port map (rst, clk, launch_timer(0), 10, 10, test(0));
	timer1 : pulse_after	
		port map (rst, clk, launch_timer(1), 10, 10, test(1)); 
	timer2 : pulse_after
		port map (rst, clk, launch_timer(2), 10, 10, test(2)); 
	timer3 : pulse_after
		port map (rst, clk, launch_timer(3), 10, 10, test(3)); 
	timer4 : pulse_after
		port map (rst, clk, launch_timer(4), 10, 10, test(4)); 
	timer5 : pulse_after
		port map (rst, clk, launch_timer(5), 10, 10, test(5)); 
	timer6 : pulse_after
		port map (rst, clk, launch_timer(6), 10, 10, test(6)); 
	timer7 : pulse_after
		port map (rst, clk, launch_timer(7), 10, 10, test(7)); 
	process (rst, clk, EN)
	begin
		if rst = '1' then
			launch_timer <= "00000001";
                        rdy <= '0';
		elsif falling_edge (EN) then
		   case launch_timer is
				when "00000001" => launch_timer <= "00000010";
				when "00000010" => launch_timer <= "00000100";
				when "00000100" => launch_timer <= "00001000";
				when "00001000" => launch_timer <= "00010000";
				when "00010000" => launch_timer <= "00100000";
				when "00100000" => launch_timer <= "01000000";
				when "01000000" => launch_timer <= "10000000";
				when "10000000" => rdy <= '1';
				when others 	 => launch_timer <= launch_timer;
			end case;
		end if;
	end process;
 
	EN <= test(0) or test(1) or test(2) or test(3) or test(4) or test(5) or test(6) or test(7);
end Behavioral;

Le composant pulse_after sert à mettre sa sortie s_out à '1' après un temps nb_period et pendant pulse_size, puis retombe à '0'.

Lorsque je simule ce code (avec Xsim, l'outil Xilinx), test(0) se met à un état 'X' au lieu de 1 et retombe bien à '0' après pulse_size...
Si je fais une simulation en remplacant test (std_logic_vector) par 8 std_logic, la simulation fonctionne correctement...

Quelqu'un saurait m'expliquer pourquoi ?

Merci beaucoup par avance

[titiri]

Bonsoir,

Deux remarques :

1. mapper un composant par des positions "relatives" (comme fait ici) est une très mauvaise idée : grosse source de bug. De plus, on ne connait que difficilement le nom du signal de l'entité qui est mappée.
2. vous mappez 8 pulse_after. si leur sortie est bien le dernier signal (ici test(i)), alors le 'X' est logique puisque plusieurs drivers (vos pulse_after) pilotent le même 'test' si test est un std_logic. Votre solution de mettre test en tant que std_logic_vector(7 downto 0) est la bonne : chaque pulse_after a sa propre sortie, et ces 8 sorties sont regroupées par le OR.

Cdlt

[thenemesys]

Bonjour et merci pour votre réponse.

2 - Justement, en utilisant un STD_LOGIC_VECTOR, test(0) bascule à l'état 'X' au lieu de 1 donc je ne passe jamais à l'état suivant. C'est en utilisant des STD_LOGIC (test0, test1, test2.... jusque test7) que j'arrive au résultat escompté. D'où ma question...

Merci