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VHDL Discussion :

Signaux de sorties de simulations


Sujet :

VHDL

  1. #1
    Futur Membre du Club
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    Par défaut Signaux de sorties de simulations
    Bonjour à tous,

    j'ai écrit un programme sous vhdl et j'ai besoin d'un expert qui pourai m'aider car j'ai beau essayé de le simuler , je n'arrive pas à comprendre pourquoi il ne fonctionne pas correctement.

  2. #2
    Membre expérimenté

    Homme Profil pro
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    Nous non plus on ne comprend pas pourquoi ca ne marche pas. Toutes nos boules de crisral sont cassées...

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