Bonjour,
je voudrais faire des opérations arithmétiques simples en VHDL. Mon code est le suivant :
et déjà j'ai l'erreur : Subprogram "+" is ambiguous.
Code : Sélectionner tout - Visualiser dans une fenêtre à part
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18 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_signed.all; entity butt is generic( x_size : integer := 16); port( p,q : in signed(x_size-1 downto 0); x,y : out signed(x_size-1 downto 0)); end butt; architecture arc of butt is begin x <= p+"0000000000000001"; y <= q-"0000000000000001"; end arc;
avec Modelsim et j'ai des erreurs quelques soient les librairies utilisées.
Vous savez comment faire ?
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