Bonjour,
je voudrais inverser l'ordre des bits d'un signal, j'ai écrit ça :
Mais Modelsim ne veut pas compiler, il dit : Slice range direction (to) does not match slice prefix direction (downto).
Code : Sélectionner tout - Visualiser dans une fenêtre à part
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15 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity permut is port( i : in std_logic_vector(7 downto 0); o : out std_logic_vector(7 downto 0)); end permut; architecture behav of permut is begin o <= i(0 to 7); end behav;
Comment je dois écrire ça ?
Merci.
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