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Invité de passage
![]() Inscription : mars 2012 Messages : 6 ![]() |
Bonjour tout le monde
Je suis en train d'essayer d'ajouter un périph personnalisé dans le système µblaze + periph(Xilinx), en le connectant sur le bus PLB. L'assistant de création de périph m'a créé le fichier user_logic.vhd où je devrai ajouter mon périph comme composant. Mais lors de la génération du bitsream, j'ai l'erreur suivante : Citation:
MRC |
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#2 |
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Membre confirmé
![]() Ingénieur développement matériel électronique Inscription : juillet 2010 Messages : 142 ![]() |
Je doute que ce soit une bug Xilinx.
Il y a nécessairement dans le code deux fois: Perso je code en vhdl avec notepad++, je click deux fois sur IP2Bus_Error celui ci apparait alors surligné en vert. je fais ensuite CTRL_gauche + F3 pour me montrer toutes les apparitions dans le code de IP2Bus_Error et le finis par trouver qu'il effectivement un cour-circuit sur le signal. |
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#3 | |
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Invité de passage
![]() Inscription : mars 2012 Messages : 6 ![]() |
en fait l'erreur etait au niveau des connexions des registres qui ne sont pas correctes, il a fallu juste inverser les affectations entre slv_reg(i)_sig et slv_reg(i) pour que ça marche, c'est a dire:
slv_reg(i)<=slv_reg(i)_sig; c'est la compilation du design dans ISE qui a révélé ces erreurs merci Citation:
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