Discussion :

[marooh]

Bonjour,

j'ai un registre qui fait des décalages à gauche et à droite et un chargement parallèle, ce qui fait que j'ai des variables de conditions aut, load, etc. Le truc c'est que je n'ai pas su comment faire la description structurelle du registre et ceci à cause de la partie combinatoire. J'ignore comment procéder.

Si vous pouvez m'aider svp

[titiri]

Bonjour,

Par exemple quelque chose comme cela :

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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architecture rtl of my_entity is
    signal reg : std_logic_vector(b downto a);
begin
 
process(rst,clk)
begin
if rst='1' then
    reg <= (others=>'0');
elsif rising_edge(clk) then
        if left_shift='1' then reg <=          reg(reg'high-1 downto reg'low  ) & input1; -- decalage a gauche
    elsif right_shift='1' then reg <= input2 & reg(reg'high   downto reg'low+1)         ; -- decalage a droite
    elsif load       ='1' then reg <= value_to_load; end if;                              -- chargement
end if;
end process;
end architecture rtl;